Vai alla Home Page About me Courseware Federica Living Library Federica Virtual Campus 3D Le Miniguide all'orientamento Gli eBook di Federica
 
I corsi di Ingegneria
 
Il Corso Le lezioni del Corso La Cattedra
 
Materiali di approfondimento Risorse Web Il Podcast di questa lezione

Bruno Fadini » 17.I Flip Flop


Reti logiche

I Flip Flop

Argomenti

  • I Flip Flop
    • Generalità, Tempificazione, Struttura interna
  • Flip Flop RS fondamentale
    • Descrizione e realizzazione circuitale
  • Flip Flop RS sincronizzato
  • Flip Flop D
  • Flip flop T
  • Flip flop JK

I flip flop

Generalità

  • Elementi fondamentali (semplici reti sequenziali)
    • per la memorizzazione
    • per la costituzione di registri
    • per la costruzione di reti sequenziali
  • Memorizzano un bit avendo in uscita 2 stati stabili
    • stato di SET, o alto, o stato “l”: Q=1, Q=0;
    • stato di RESET, o basso, o stato “0″: Q=0, Q=1
  • Hanno in ingresso diversi segnali da cui traggono il nome, p.e.
    • R,S; flip-flop RS
    • D; flip-flop D
    • T; J,K: flip-flop T, flip flop JK

I flip flop

Tempificazione

  • Flip-flop abilitato (o sincronizzato): possiede un segnale di ingresso, A, che ne abilita il funzionamento
  • Un flip-flop abilitato può essere:
    • Latch: cattura gli ingressi sempre che sia A=attivo (p.e. A=1)
    • Edge triggered: cattura gli ingressi in corrispondenza di una variazione di A (fronte di salita:0→1, o di disceso 1→0)

I flip flop

Struttura

  • Un Flip-flop è caratterizzato da:
    • Struttura interna, che può essere di una rete asincrona (vedi esempio di RS) o sincrona (vedi in seguito)
    • Una equazione di stato, che (al di là della struttura) indica l’uscita seguente in funzione dell’uscita precedente e degli ingressi

Flip flop RS fondamentale

(vedi esempio in lez.15, 16)

(vedi esempio in lez.15, 16)


Flip flop RS fondamentale

Realizzazione a NOR o a NAND

NOR: vedi progetto in lez.16

NOR: vedi progetto in lez.16

NAND: per dualità

NAND: per dualità


Flip Flop RS sincronizzato

Segnale di abilitazione A

  • Latch
    • Facile da realizzare
    • Comportamento aleatorio
  • Edge triggered
    • È una rete sequenziale asincrona non banale
    • Se ne vedrà in seguito una realizzazione
    • (per meglio capire si studi prima flip flop D)

Flip flop D

Descrizione

  • Quando A è attivo, memorizza D
  • Necessariamente sincronizzato

Equazione di stato: Q = A⋅Qp+ A⋅D

Latch

Flip flop D

Edge triggered

La tabella

La tabella

Un esempio di realizzazione (vedi approfondimento)

Un esempio di realizzazione (vedi approfondimento)


Flip-Flop a commutazione

Mentre i flip-flop RS e D memorizzano un ingresso diversamente codificato, i flip-flop che seguono posseggono ingressi atti a commutare lo stato del flip-flop. Questi sono:

  • Flip Flop T
    • Un ingresso T provoca la commutazione del flip flop
  • Flip flop JK
    • Analogo all’RS, con ingressi J=K=1 corrispondenti all’ingresso di commutazione

Flip flop T

NOTE

  • Non concepibile un latch
  • E un contatore mod-2
  • Ci può essere un’abilitazione che, se non attiva, inibisce la commutazione

Equazione di stato

Q = T⋅Qp+T⋅Qp

Descrizione comportamento

Descrizione comportamento


Flip-Flop T

Realizzazione (esempio) (rete asincrona, modello fondamentale)


Flip-Flop JK

NOTE

  • J,K input a livelli
  • J (K) da soli: come S (R) in RS sincronizzato da A)
  • J=K=attivi→abilitano la commutazione (sul fronte di A)
  • inconcepibile latch

Equazione di stato

Q = J⋅Qp + K⋅Qp

Descrizione comportamento

Descrizione comportamento


Flip-Flop JK

Realizzazioni

  • Macchina asincrona fondamentale
  • Macchina asincrona con flip flop RS
  • Macchina sincrona a sincronizzazione esterna

Prossima lezione

Macchine sequenziali sincrone

  • Contenuti protetti da Creative Commons
  • Feed RSS
  • Condividi su FriendFeed
  • Condividi su Facebook
  • Segnala su Twitter
  • Condividi su LinkedIn
Progetto "Campus Virtuale" dell'Università degli Studi di Napoli Federico II, realizzato con il cofinanziamento dell'Unione europea. Asse V - Società dell'informazione - Obiettivo Operativo 5.1 e-Government ed e-Inclusion