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Bruno Fadini » 15.Le Macchine Sequenziali - Reti Asincrone - Modulo 3


Corso di Reti logiche

Le Macchine Sequenziali

Reti Asincrone

Argomenti

  • Macchine sequenziali
    • Modello matematico
    • Modello realizzativo generale
  • Macchine asincrone
    • La tabella asincrona
    • Modello realizzativo asincrono
    • Tempificazione
    • Analisi di una rete (asincrona)

Le macchine sequenziali

Modello matematico

  • Macchina sequenziale o automa a stati finiti: Quintupla M(Q,I,U,τ, ω) con I:Ingressi, Q: Stati, U: Uscite …
  • τ: Funzione di stato, definisce Q=τ(Q,I)
  • ω: Funzione di uscita
    • Macchina di Mealy: definisce U= ω(Q,I), funzioni di stato e ingresso
    • Macchina di Moore: definisce U= ω(Q), funzioni solo di stato

ALCUNE DELLE τ(Q,I), ω(Q,I), ω(Q) POSSONO ESSERE DON’T CARE

Le macchine sequenziali

Descrizione di un automa

  • La descrizione di una macchina sequenziale (automa) si ottiene con:
    • Tabella (di flusso) Stato/Ingresso -> prossimo stato
      • Mealy: uscita associata a stato-ingresso (cella di tabella
      • Moore: uscita associata a stato (riga)
    • Grafo di stato: nodo=stato, arco=transizione
      • Mealy: uscita associata all’arco
      • Moore: uscita associata al nodo

Le macchine sequenziali

In figura sono illustrati alcuni esempi di automa con relative tabelle.

Esempi di automa

Esempi di automa


Le macchine sequenziali

Modello realizzativo generale

  • Rete combinatoria C
  • Elemento di ritardo o memoria Δ
  • Uscita e stato prossimo sono funzioni di uno stato iniziale q0 e della sequenza di ingresso applicata alla macchina a partire da esso
Schema esplicativo

Schema esplicativo


Le macchine sequenziali

Modelli realizzativi concreti

  • Dipendono da:
    • Sequenza degli ingressi
    • Modo di realizzare Δ
  • Il modello fondamentale è quello della macchina asincrona:
    • Sequenza degli ingressi a livelli
    • Δ è semplicemente il ritardo lungo le “linee di reazione”
    • Esistono notevoli vincoli per realizzare una macchina asincrona

Le macchine asincrone

Stato stabile

Uno stato q è stabile per l’ingresso i se τ(q,i)=q

Macchina asincrona

Una macchina è asincrona se, partendo da un qualsiasi stato stabile q=τ(q,i), per qualsiasi variazione dell’ingresso i -> i’ perviene in uno stato ancora stabile q’=τ(q’,i’)

Macchina asincrona

Macchina asincrona


Le macchine asincrone

Tempificazione

  • Transizione tra stati stabili
    • Avviene mediante una transizione orizzontale e k ≥ 1 transizioni verticali verso lo stato stabile (ciclo lungo k)
  • Vincolo di durata
    • L’ingresso deve essere applicato per un tempo “sufficiente” a permettere le transizioni tra stati (k) intermedi

d > k (Ec + Δc+ Δl)

Δc = ritardo C; Δl = ritardo linee; Ec = ritardo inerziale C

Schema esplicativo

Schema esplicativo


Rete asincrona

  • Modello di rete
  • Equazioni di stato
  • Equazioni di uscita (Mealy)
Modello di rete (fondamentale)
Equazioni di stato
Equazioni di uscita (Mealy)

Rete asincrona

Analisi di una rete (Flip-flop RS)

Un’anticipazione sul flip-flop RS (per esemplificare rete asincrona)

  • Il flip-flop fondamentale RS è un elemento di memoria
  • Ha 2 uscite:
    • RESET: Q=0, Q=1
    • SET: Q=!, Q=0
  • Ha 2 variabili di ingresso, R e S, con il vincolo R⋅S=0
    • per R=! il flip-flop si pone in RESET,
    • per S=! il flip-flop si pone In SET,
    • per R=S=0 mantiene l’uscita precedente
  • La più diffusa realizzazione è “a NOR (NAND) incrociati”
Flip-flop fondamentale RS

Flip-flop fondamentale RS


Rete asincrona

In figura si illustrano tabelle e schema per l’analisi di un sistema flip-flop RS.

Analisi di una rete (Flip-flop RS)

Analisi di una rete (Flip-flop RS)


Rete asincrona

Durata degli ingressi (flip flop RS)

  • Trattandosi di rete asincrona, la durata dell’input deve essere correttamente dimensionata
  • Negli approfondimeni sono esemplificati e simulati comportamenti anomali dovuti a errata tempificazione. Tutti prevedibili dall’analisi della tabella di flusso

Prossima lezione

I materiali di supporto della lezione

B. Fadini, A. Esposito, Teoria e Progetto delle Reti Logiche, Napoli Liguori Ed., II ed, 1994. Cap. VI

U. De Carlini, B. Fadini, Macchine per l'elaborazione delle informazioni, Napoli Liguori Ed., II ed., 1995 (Capitoli III e VII)

B. Fadini, N. Mazzocca, Reti Logiche – Complementi ed Esercizi, Napoli Liguori Ed. 1995

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