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Bruno Fadini » 16.Progetto asincrono - Modulo 3


Reti logiche

Progetto asincrono

Argomenti

  • Un esempio di progetto (flip flop RS)
  • Alee essenziali
  • Le fasi del progetto
  • Costruzione della tabella asincrona
  • Codifica (assegnazione) degli stati
  • Progetto combinatorio e ritardi
  • Modello di rete con flip flop RS
  • Conclusione

Esempio di progetto

Flip Flop RS

Flip Flop RS


Esempio di progetto

Flip Flop RS, la soluzione dell’analisi

Flip Flop RS, la soluzione dell'analisi


Alea essenziale

  • Affligge molte reti asincrone
  • Definizione: 3 variazioni consecutive dell’ingresso x a partire dallo stato Si portano la rete in uno stato Sk diverso da quello Sj in cui giunge dopo un’unica variazione di x.
  • Cause: la variazione di una variabile interna, conseguente ad una variazione di un ingresso, si propaga nella rete più rapidamente del cambiamento dell’ingresso che l’ha generata.
  • Rimedi: Aggiunta di ritardi sulle linee di reazione
  • Note: dipende dalla struttura della tabella, ecco perché si dice essenziale; non si elimina, se ne eliminano gli effetti

Alea essenziale

Un esempio, simulazione

Nella rete a fianco (si vedrà che trattasi di un flip flop T) mancano ritardi su linee di reazione (mancano anche su flip flop RS, ma lì non c’è alea)

  • Dimensionamento
    • Tutti i ritardi = 5 u.t.
    • Ritardo di Tn = 20 u.t.
  • Dinamica
    • T sale, lo segue y2
    • y2 torna a 0 prima che scenda Tn
    • È come se T=0 con stato 01→ sale y1
    • quando Tn scende è tardi, y2 scende e quindi si ottiene 10

Le fasi del progetto

  • Costruzione della tabella asincrona
  • Minimizzazione degli stati (si tratterà in seguito)
  • Codifica (assegnazione degli stati)
  • Progetto combinatorio. Eliminazione di alee connesse
  • Linee di reazione. Eliminazione effetti alee essenziali

Costruzione della tabella asincrona

  • Ogni transizione individuata da una tripla
  • Don’t care per le transizioni con alee multiple sugli ingressi

Codifica (assegnazione degli stati)

  • L’assegnazione non deve generare corse
  • Può essere necessario aggiungere stati
    • vedi esempio flip flop RS

Progetto combinatorio e ritardi

La rete combinatoria

  • La rete combinatoria deve essere priva di alee
    • Multiple (no corse, no variazioni multiple su input)
    • Statiche e dinamiche (propriamente combinatorie

I ritardi per le alee essenziali

  • Se ci sono alee essenziali, aggiungere ritardi

Modello di rete con flip flop RS

  • Un modello di rete che riduce il problema delle alee
    • Le variabili di stato sono flip-flop RS
    • La rete combinatoria ne calcola i segnali R,S
  • Lo schema è insensibile ad alee
    • Statiche
    • Essenziali

MOLTE RETI CONCRETE (FLIP FLOP) SONO RELIZZATE CON QUESTO MODELLO


Conclusione

Reti asincrone

  • Le reti asincrone sono le primarie: veloci e “naturali”
  • Diventano complesse al crescere degli ingressi
  • In concreto, si usano nel caso di reti semplici
  • Sono stati studiati diversi modelli alternativi

Reti sincrone impulsive

  • Quello in pratica vincente è il modello di rete sincrona impulsiva; si basa:
    • Proprietà degli input: sequenze impulsive
    • Uso sistematico di flip-flop

Prossima lezione

I Flip Flop

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