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Bruno Fadini » 13.Reti universali e tempificazione - Modulo 3


Corso di Reti logiche

Reti universali e tempificazione

Argomenti

  • Reti universali
    • Reti basate su multiplexer
    • Logica “folded”
    • Reti basate su ROM
    • PLD (PLA)
  • I limiti delle macchine reali
    • Tempo di risposta
    • Ritardo inerziale
  • Il ruolo del tempo

Reti universali

Reti con multiplexer

  • Un multiplexer convoglia sulla uscita y quello fra gli m=2n “ingressi primari” Ai selezionato dagli n “ingressi secondari” Cj
  • Ma questa è la forma normale di una funzione delle Ci con Pi mintermini e Ai bit che specificano la funzione. Si ottiene allora una rete universale per funzioni di n variabili ponendo:
    • Ingressi primari = bit di specificazione
    • Ingressi secondari = variabili indipendenti
Forma normale

Forma normale

Schema di rete con multiplexer

Schema di rete con multiplexer


Reti universali

Logica “folded”

  • Nella forma normale della funzione, mettendo in evidenza i mintermini nelle C0, C1, … , Cn-2, ciascuno di questi risulta moltiplicato per:
    • Cn-1 se non esiste il mintermine in tutte le variabili con Cn-1
    • Cn-1 se non esiste il mintermine con Cn-1
    • 1, se esistono entrambi
    • 0, se non esistono né l’uno né l’altro
  • È allora possibile usare un multiplexer con n-1 ingressi secondari per generare funzioni di n variabili
    • I bit di specificazione sono uno dei valori (0, 1, Cn-1, Cn-1)

Reti universali

Logica ROM-Read Only Memory

  • Una ROM implementa la funzione MB=M(MA)
  • Se MA è di n bit e la memoria ha parallelismo di m bit si realizzano m funzioni di n variabili
  • I contenuti della memoria (colonne di tabelle di verità) sono:
    • specificati dall’utente
    • realizzati dal costruttore “bruciando” i collegamenti fra linee orizzontali e verticali
Schema esplicativo

Schema esplicativo


Reti universali

PLA – Programmable Logic Array

  • Fanno parte della più ampia classe dei “Dispositivi Logici Programmabili”
  • Realizzare k funzioni di n variabili in forma and-or a 2 livelli
  • 2 sezioni
    • AND: realizza le m clausole
    • OR: realizza le k sommatorie
    • Le specifiche (ci e aij)
      • fornite da utente
      • realizzate dal costruttore attivando i collegamenti per le AND e le OR
Schema delle PLA

Schema delle PLA


I limiti delle macchine reali

Tempo di risposta

  • Una rete ideale reagisce “istantaneamente” ad ogni sollecitazione in ingresso, ovvero U(t)=w (I(t))
  • In una rete reale la variazione dell’uscita a fronte di una variazione degli ingressi avviene con un ritardo Δ (tempo di risposta): U(t+Δ)= w(I(t))
  • Δ = ritardo puro
Schema esplicativo del ritardo puro

Schema esplicativo del ritardo puro


I limiti delle macchine reali

Ritardo inerziale

  • Una rete reale tende a permanere nello stato precedente se non è sufficientemente sollecitato -> INERZIA
  • Sensibilità all’ingresso -> durata minima E
    • Un input è “sentito” dalla rete se dura almeno E
    • L’output ritarda di E
  • Ritardo effettivo R
    • R=E+Δ
  • Vincoli sulla frequenza di variazione dell’ingresso
    • f ≤ 1/2E
Schema esplicativo del ritardo inerziale

Schema esplicativo del ritardo inerziale


Il ruolo del tempo

Per le reti combinatorie

  • Il tempo gioca nei transitori
  • Induce i fenomeni parassiti dei ritardi

Per le reti sequenziali

  • Il tempo è un parametro fondamentale
  • Si introducono i concetti di:
    • Sequenza
    • Precedente e seguente

Prossima lezione

Verso le reti sequenziali: Alee e sequenze – Modulo 3

I materiali di supporto della lezione

B. Fadini, A. Esposito, Teoria e Progetto delle Reti Logiche, Napoli Liguori Ed., II ed, 1994. Cap. IV, V

U. De Carlini, B. Fadini, Macchine per l'elaborazione delle informazioni, Napoli Liguori Ed., II ed., 1995 Cap. VII

B. Fadini, N. Mazzocca, Reti Logiche – Complementi ed Esercizi, Napoli Liguori Ed. 1995

Università di Genova

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